【嘉勤點評】臺積電發明的通過改進鰭片結構而完成芯片微縮化的集成電路裝置方案，通過新型的鰭片結構以及利用介電質的堆疊，實現了更高尺寸的鰭片結構。不僅有利于提高芯片的性能，同時也有利于實現芯片的微縮化。

現代科技在集成電路材料的設計上取得了卓越的成就，并逐漸發展了好幾代集成電路。每一代與上一代相比，均具有更小、更復雜的結構，在減少尺寸的同時增加了芯片的功能密度。

這個微縮化的過程，總體上是以增加生產效率與降低相關成本為目的，同時也使得集成電路結構變得愈加復雜。因為當芯片尺寸不斷縮小時，芯片的性能和晶體管能效管理會變得更加難以控制。

現有技術中，通常采用鰭式場效晶體管裝置來改善芯片的性能，因為在這種晶體管裝置中，柵極環繞著通道的三個側面，通常將虛置柵極形成于平行走向的鰭片結構上方，接著在柵極的側壁上形成側壁間隔物。在側壁間隔物形成后，再在柵極兩側的鰭片結構上形成源極和漏極區。其中，虛置柵極可以用真實柵極取代，例如使用金屬材料等導電材料。

然而，當節點的節距尺寸變得越來越小時，多個鰭片結構之間虛置柵極的空間也變得越來越狹小，在重蝕刻時可能會對鰭片結構造成損害，并因此限制了鰭片結構的節距與尺寸的小型化發展。

因此，臺積電在2021年3月15日申請了一項名為“集成電路裝置的結構及其制造方法”的發明專利（申請號：202110274387.X），申請人為臺灣積體電路制造股份有限公司。

根據該專利目前公開的相關資料，讓我們一起來看看這項方案吧。

如上圖，為具有改善節距微縮化的鰭式場效晶體管的結構示意圖，在基板102上形成有一組鰭片結構104，可以看到，空間103將許多個鰭片結構分隔成不同的群集101。在該方案中，這些鰭片結構的節距小于24納米，鰭片結構之間的空間距離范圍為約5~10納米，高度為50~60納米。由此，相較于普通的鰭片，這些鰭片的高度就顯得很大了，而更高的鰭片也有助于改善裝置性能。

這些鰭片的結構均為伸長的鰭片狀結構，其走向彼此互相平行，從上圖中，我們也可以從垂直剖面的視角看到鰭片結構走向的方向。此外，該方案的半導體基板使用的是硅基板，其也是硅晶圓的一部分，在結構上是一種具有均勻組成的單一膜層的材料。在鰭片結構上，還形成有硬遮罩層106與光刻膠層，光刻膠通過掩膜暴露于光源下，緊接著就被顯影以保留所需要的部分。

而在每組鰭片之間都留有大面積的空白，這部分就是鰭式場效晶體管的隔離結構，這部分結構為介電材料，用來將每組鰭片進行電性隔離。在沉積淺溝槽隔離材料后，進一步應用化學機械拋光處理使得工作件的頂表面變得平坦，同時使得硬遮罩層暴露出來。

如上圖，為沿著柵極間隔物展示的鰭式場效晶體管裝置，柵極的側壁間隔物由上部間隔物124和下部間隔物126組成，分別位于柵極的上部和下部。下部間隔物的頂部與鰭片結構的頂表面相挨著，二者的頂表面處于共平面。因此，上部間隔物的底表面同樣與鰭片結構的頂表面處于共平面。此外，在多個鰭片群集之間的空間中，上部間隔物的底部直接接觸了部分第二介電層116以及第一介電層112，由此形成了介電質堆疊。

如上圖，為鰭式場效晶體管裝置的結構示意圖，可以看到柵極裝置134包括了側壁間隔物，其具有上部間隔物及下部間隔物，并且上側壁間隔物及下側壁間隔物兩者皆將柵極裝置與源極和漏極區128進行了隔離。

最后，我們可以看到，上圖為這種具有改善節距微縮化的鰭式場效晶體管結構的制備方法流程圖。首先，在基板上形成第一組鰭片，鰭片的結構可由圖案化工藝處理，通過光刻的方式形成。并在多個鰭片結構之間設置犧牲材料，犧牲材料可選擇氮化硅或者硅化鍺，這些材料比較容易契入多個鰭片結構之間的空間。

其次，在鰭片結構和犧牲材料的上方設置虛置柵極，并在其上形成側壁結構。通過橫向蝕刻犧牲材料來在側壁間隔物下方留下孔洞，孔洞的厚度大于側壁結構，約為5~15納米。最后，將虛置柵極移除并在鰭片結構上方形成真實柵極，從而得到更高結構的鰭片結構并得到更加微縮化的結構。

以上就是臺積電發明的通過改進鰭片結構而完成芯片微縮化的集成電路裝置方案，該方案通過新型的鰭片結構以及利用介電質的堆疊，實現了更高尺寸的鰭片結構。不僅有利于提高芯片的性能，同時也有利于實現芯片的微縮化。

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